单项选择题
假设一个逻辑最坏情形的延时等于tplogic，它的最小延时为tcd，寄存器的传播延时为t（c-q），建立时间为tsu，保持时间为thold，时序电路正确工作的两个约束分别为对最小时钟周期T和对寄存器维持时间的要求，即（）（其中t_cdregister是寄存器的最小传播延时）。
A.T≥t_c-q+t_plogic+t_su ；t_cdregister+t_cdlogic≤t_holdB.T≤t_c-q+t_plogic+t_su；t_cdregister+t_cdlogic≥t_holdC.T≤t_c-q+t_plogic+t_su；t_cdregister+t_cdlogic≤t_holdD.T≥t_c-q+t_plogic+t_su ；t_cdregister+t_cdlogic≥t_hold
单项选择题 下面关于差分串联电压开关逻辑（DCVSL）的说法中，错误的是（）
单项选择题 对于一个二进制全加器，A和B是加法器的输入，Ci是进位输入，S是和输出，而C0是进位输出，定义中间信号G=AB，D=AB，P =A⊕B，那么将S写为P和G的表达式为（）。
单项选择题 下列关于不同种类的加法器说法正确的是（）。
